3D半導(dǎo)體封裝技能的開展，使咱們平時(shí)運(yùn)用的很多商品(比如手機(jī)、個(gè)人文娛設(shè)備和閃存驅(qū)動(dòng)器等)的形狀和功用得以完成。對(duì)那些依靠胰島素泵和去纖顫器等可植入醫(yī)療設(shè)備的病人來說，這些3D封裝技能對(duì)提高生命質(zhì)量起著要害效果。不斷增加的半導(dǎo)體商品選用筆直化開展的堆疊式裸片、層疊封裝(PoP)或穿透硅通道(TSV)等封裝技能，功用密度、分量和可裝備性方面的優(yōu)勢(shì)僅僅3D封裝技能廣受青睞的有些緣由。每種封裝辦法都帶來共同的優(yōu)點(diǎn)。不過，為使這些辦法充分發(fā)揮潛能，還需求采納有針對(duì)性的設(shè)計(jì)計(jì)劃、完成和剖析戰(zhàn)略。

　　PoP 是增加zui敏捷的封裝方法之一，TechSearch International預(yù)計(jì)，到2012這幾年間，其年復(fù)合增加率將達(dá)40%。PoP所具有的可進(jìn)行封裝級(jí)測(cè)驗(yàn)以及易于選用多途徑來源的才能使其變成zui受OEM期待的挑選，但這種封裝技能也需審慎的協(xié)同和設(shè)計(jì)計(jì)劃。典型的PoP包含基底封裝內(nèi)的一個(gè)大數(shù)字器材以及頂層封裝內(nèi)的某類存儲(chǔ)器。存儲(chǔ)器有也許是管腳排列固定的標(biāo)準(zhǔn)商品，所以，其封裝計(jì)劃沒有太大靈活性。因而，設(shè)計(jì)的一個(gè)重要方面是協(xié)同頂層和底部封裝的焊盤接口。當(dāng)思考到存儲(chǔ)器也許源自多個(gè)途徑，而每個(gè)都也許具有不一樣管腳裝備時(shí)，這就將變成一個(gè)嚴(yán)峻的設(shè)計(jì)挑戰(zhàn)。

多基片計(jì)劃

　　PoP器材完成的要害是進(jìn)行合理的設(shè)計(jì)計(jì)劃。由于 I/O焊盤環(huán)計(jì)劃和封裝與封裝間接口的焊盤直接相關(guān)，所以PoP計(jì)劃應(yīng)優(yōu)先或一起于芯片層的計(jì)劃。抱負(fù)狀況是，接口變成設(shè)計(jì)計(jì)劃的起點(diǎn);存儲(chǔ)器器材規(guī)則焊盤安置，并且必要時(shí)，I/O焊盤環(huán)方位要進(jìn)行修正。在進(jìn)行計(jì)劃時(shí)，要將裸片張貼辦法思考在內(nèi)，由于用于線綁定的指狀焊片裝備以及用于倒裝芯片的凸點(diǎn)方法，在封裝接口焊盤和I/O焊盤環(huán)間起到中介銜接點(diǎn)的效果。其它的計(jì)劃思考要素包含，底層封裝的可布線性、網(wǎng)絡(luò)名區(qū)別以及主印制板(PCB)。方針是完成一個(gè)滿意內(nèi)核邏輯銜接性需求的I/O焊盤環(huán)計(jì)劃，能取得本錢效益的封裝計(jì)劃，例如，層數(shù)和過孔數(shù)起碼，走線zui短。

　　這種貫穿芯片、多種封裝，甚至在某些場合還包含PCB的協(xié)同化設(shè)計(jì)計(jì)劃給傳統(tǒng)辦法學(xué)帶來嚴(yán)峻挑戰(zhàn)，尤其是對(duì)選用不一樣?xùn)|西和數(shù)據(jù)庫進(jìn)行封裝和芯片設(shè)計(jì)的次序設(shè)計(jì)流程。因而，設(shè)計(jì)團(tuán)隊(duì)常常需求協(xié)作，運(yùn)用電子表格交流焊盤裝備設(shè)計(jì)。但這種辦法的缺陷在于，它是根據(jù)靜態(tài)數(shù)據(jù)的“快照"，會(huì)致使大量迭代、易于犯錯(cuò)的流程，這對(duì)縮短設(shè)計(jì)周期、降低本錢起不到多大效果。

　　新一代EDA東西(例如Sigrity公司的OrbitIO Planner)，經(jīng)過將悉數(shù)數(shù)據(jù)資源整合進(jìn)一個(gè)公共的、一體化的計(jì)劃環(huán)境中，給并行設(shè)計(jì)計(jì)劃及其可行性帶來立異辦法。在設(shè)計(jì)還處在計(jì)劃期間時(shí)，線綁定和布線可行性功用就可供給多種辦法，去評(píng)價(jià)與詳細(xì)設(shè)計(jì)完成相關(guān)的各個(gè)方面。這種辦法使焊盤安置變得簡單，并且能在全部體系環(huán)境中揣度并評(píng)價(jià)各種銜接狀況。一個(gè)一體化的芯片-封裝-PCB數(shù)據(jù)模型主動(dòng)將設(shè)計(jì)元素的改動(dòng)衍播至附近區(qū)域，對(duì)體系范圍內(nèi)的影響供給瞬時(shí)反應(yīng)。在詳細(xì)設(shè)計(jì)完成之前，優(yōu)化I/O焊盤環(huán)和封裝到封裝的銜接性，以改善功用、本錢和可制作性，然后終究取得及時(shí)、有用的PoP開發(fā)成果。

　　前瞻性建模

　　在設(shè)計(jì)流程的前期運(yùn)用抽取成果，可使設(shè)計(jì)人員可以了解拓?fù)錁?gòu)造和完成挑選對(duì)體系級(jí)行動(dòng)發(fā)生的影響。在了解信號(hào)負(fù)載、延時(shí)、反射和耦合等狀況以后，I/O設(shè)計(jì)人員可完成更加牢靠的片上驅(qū)動(dòng)器。類似地，在設(shè)計(jì)前期運(yùn)用封裝電源面和片上電源柵格電氣模型，可使設(shè)計(jì)人員對(duì)封裝和芯片之間的去耦電容安置進(jìn)行權(quán)衡，以完成具有功用、zui低本錢的設(shè)計(jì)。

　　運(yùn)用可行性研究生成的跡線和線綁定長度，設(shè)計(jì)人員可大致估計(jì)信號(hào)網(wǎng)絡(luò)的寄生參數(shù)。不過，獲取功率傳輸體系寄生參數(shù)需求某種方法(即便近似)的物理完成。不連續(xù)的回來途徑、電源面的共振以及去耦戰(zhàn)略取決于物理完成。因而，在思考是不是切割功率傳輸面以及它們與信號(hào)完好性的交互效果方面，完好的封裝獲取為做出終究挑選供給了很好的支撐。這種挑選有必要在封裝設(shè)計(jì)流程的前期就斷定下來;在設(shè)計(jì)流程后期很難改動(dòng)，即便獲取量僅被用于終究驗(yàn)證，或?yàn)橥禄蚩蛻艄┙o終究設(shè)計(jì)的電氣模型。

　　TSV封裝是一種筆直封裝方法，它有望完成更高的集成密度并支撐高帶寬的存儲(chǔ)-邏輯接口。一些觀點(diǎn)以為，當(dāng)僅憑半導(dǎo)體技能自身無法完成芯片縮放時(shí)，TSV封裝可作為完成這一方針的手法。

　　在 TSV技能中，是運(yùn)用硅片上的通孔將裸片堆疊并直接相連，而不是選用線綁定或凸點(diǎn)焊接。雖然技能技能不斷演進(jìn)，一些辦法是先做過孔，而另一些是后做過孔，但都需求高度的協(xié)同設(shè)計(jì)計(jì)劃，以便在思考部分片上互連的一起，和諧基底間的過孔方位。不過，要害的問題是缺少TSV計(jì)劃和完成東西，而這會(huì)影響該技能取得廣泛選用。

　　堆疊式裸片封裝是另一種筆直封裝方法，它將若干裸片以堆疊方法集成進(jìn)單個(gè)封裝中。與傳統(tǒng)封裝器材比較，這種方法的高度硅集成極大減小了所需的PCB面積。裸片間的嚴(yán)密堆疊使該方法變成完本錢地化高速、高帶寬互連的抱負(fù)挑選，進(jìn)一步降低了對(duì)PCB的請(qǐng)求。與PoP技能比較，堆疊式裸片封裝能以更小的體積和分量供給更高的功用密度，但對(duì)牢靠性和測(cè)驗(yàn)的請(qǐng)求有必要貫穿在全部設(shè)計(jì)思考中。

　　在開發(fā)過程中，堆疊式裸片封裝的設(shè)計(jì)計(jì)劃至關(guān)重要，這極大地影響到終究商品的復(fù)雜性和本錢。